时序逻辑电路的结构

时序逻辑电路的结构

  时序逻辑电路由组合电路和存储电路两部分组成,通过反馈回路将两部分连成一个整体。时序逻辑电路的一般结构如图1所示。

图1

  图中,X1,…,Xn为时序逻辑电路的输入信号,又称为组合电路的外部输入信号;Z1,…,Zm为时序逻辑电路的输出信号,又称为组合电路的外部输出信号;y1,…,ys为时序逻辑电路的“状态”,又称为组合电路的内部输入信号;Y1,…,Yr为时序逻辑电路中的激励信号,又称为组合电路的内部输出信号,它决定电路下一时刻的状态;CP为时钟脉冲信号,它是同步时序逻辑电路中的定时信号。

  时序逻辑电路的状态y1,…,ys是存储电路对过去输入信号记忆的结果,它随着外部信号的作用而变化。在对电路功能进行研究时,通常将某一时刻的状态称为“现态”,记yn,简记为y;而把在某一现态下,外部信号发生变化时即将到达的新的状态称为“次态”,记作yn+1。

  时序逻辑电路具有如下特征:

  ① 电路由组合电路和存储电路组成,具有对过去输入进行记忆的功能;

  ② 电路中包含反馈回路,通过反馈使电路功能与“时序”相关;

  ③ 电路的输出由电路当时的输入和状态(过去的输入)共同决定。

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  时序逻辑电路由组合电路和存储电路两部分组成,通过反馈回路将两部分连成一个整体。时序逻辑电路的一般结构如图1所示。

图1

  图中,X1,…,Xn为时序逻辑电路的输入信号,又称为组合电路的外部输入信号;Z1,…,Zm为时序逻辑电路的输出信号,又称为组合电路的外部输出信号;y1,…,ys为时序逻辑电路的“状态”,又称为组合电路的内部输入信号;Y1,…,Yr为时序逻辑电路中的激励信号,又称为组合电路的内部输出信号,它决定电路下一时刻的状态;CP为时钟脉冲信号,它是同步时序逻辑电路中的定时信号。

  时序逻辑电路的状态y1,…,ys是存储电路对过去输入信号记忆的结果,它随着外部信号的作用而变化。在对电路功能进行研究时,通常将某一时刻的状态称为“现态”,记yn,简记为y;而把在某一现态下,外部信号发生变化时即将到达的新的状态称为“次态”,记作yn+1。

  时序逻辑电路具有如下特征:

  ① 电路由组合电路和存储电路组成,具有对过去输入进行记忆的功能;

  ② 电路中包含反馈回路,通过反馈使电路功能与“时序”相关;

  ③ 电路的输出由电路当时的输入和状态(过去的输入)共同决定。

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