TTL电路是晶体管-晶体管逻辑电路的简称。TTL逻辑门由若干晶体、和电阻组成。下面以典型TTL与非门为例对其结构和原理作简单介绍。 图0（a）是一个典型的CT54/74系列三输入TTL与非门电路，与其对应的逻辑符号如图3.7（b）所示。
图0 典型的TTL与非门电路及逻辑符号
（1）电路结构
图0（a）所示电路按虚线划分为三部分：第一部分由多发射极晶体管T1和电阻R1组成输入级，三个输入信号通过多发射极晶体管T1的发射结实现 “与”逻辑功能；第二部分由晶体管T2和电阻R2、R3组成中间级，由T2的集电极和发射极同时输出两个相位相反的信号分别控制T3和T5的工作状态；第三部分由晶体管T3、D4、T4和电阻R4组成推拉式输出级。输入端的D1、D2、D3用于限制输入端可能出现的负极性干扰信号，对晶体管T1起保护作用。
（2）工作原理
当电路输入端A、B、C全部接高电平（3.6V）时，T1的集电结、T2和T4的发射结导通，T3、D4截止。由于T2的发射极向T4提供足够的基极电流，使T4处于饱和导通状态，故输出电压vF≈0.3V，即“输入全高，输出为低”。通常将这种工作状态称为导通状态，该状态下的等效电路如图1（a）所示。
图1 TTL与非门导通和截至状态下的等校电路
当输入端A、B、C中至少有一个接低电平（0.3V）时， T1对应于输入端接低电平的发射结导通，使T1的基极电位近似1V。该电压不可能使T2和T4导通，所以T2、T4均截止。由于T2截止，VCC通过R2驱动T3和D4管，使之工作在导通状态，电路输出电压近似为3.6V，即“输入有低，输出为高”。通常将电路的这种工作状态称为截止状态，该状态下的等效电路如图1（b）所示。
综合上述，当输入A、B、C均为高电平时，输出为低电平；当A、B、C中至少有一个为低电平时，输出为高电平。假定高电平对应逻辑值“1”，低电平对应逻辑值“0”，则该电路实现了“与非”逻辑功能，即。
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TTL电路是晶体管-晶体管逻辑电路的简称。TTL逻辑门由若干晶体、和电阻组成。下面以典型TTL与非门为例对其结构和原理作简单介绍。 图0（a）是一个典型的CT54/74系列三输入TTL与非门电路，与其对应的逻辑符号如图3.7（b）所示。
图0 典型的TTL与非门电路及逻辑符号
（1）电路结构
图0（a）所示电路按虚线划分为三部分：第一部分由多发射极晶体管T1和电阻R1组成输入级，三个输入信号通过多发射极晶体管T1的发射结实现 “与”逻辑功能；第二部分由晶体管T2和电阻R2、R3组成中间级，由T2的集电极和发射极同时输出两个相位相反的信号分别控制T3和T5的工作状态；第三部分由晶体管T3、D4、T4和电阻R4组成推拉式输出级。输入端的D1、D2、D3用于限制输入端可能出现的负极性干扰信号，对晶体管T1起保护作用。
（2）工作原理
当电路输入端A、B、C全部接高电平（3.6V）时，T1的集电结、T2和T4的发射结导通，T3、D4截止。由于T2的发射极向T4提供足够的基极电流，使T4处于饱和导通状态，故输出电压vF≈0.3V，即“输入全高，输出为低”。通常将这种工作状态称为导通状态，该状态下的等效电路如图1（a）所示。
图1 TTL与非门导通和截至状态下的等校电路
当输入端A、B、C中至少有一个接低电平（0.3V）时， T1对应于输入端接低电平的发射结导通，使T1的基极电位近似1V。该电压不可能使T2和T4导通，所以T2、T4均截止。由于T2截止，VCC通过R2驱动T3和D4管，使之工作在导通状态，电路输出电压近似为3.6V，即“输入有低，输出为高”。通常将电路的这种工作状态称为截止状态，该状态下的等效电路如图1（b）所示。
综合上述，当输入A、B、C均为高电平时，输出为低电平；当A、B、C中至少有一个为低电平时，输出为高电平。假定高电平对应逻辑值“1”，低电平对应逻辑值“0”，则该电路实现了“与非”逻辑功能，即。
